CÔNG NGHỆ BI-CMOS

1. Giới thiệu công nghệ BI-CMOS

Đầu những nãm 80, CMOS đã trở thành một công nghệ chủ yếu tạo nên các vi mạch logic và nhớ VLSI tiêu tán năng lượng cực thấp. Một vài năm sau, năm 1983, một quy trình tương đồng với bipolair nhưng lại dựa trên công nghệ CMOS đã được phát triển bằng cách sử dụng các ưu thế của các linh kiện bipolair lẫn CMOS. Như vậy, công nghệ BiCMOS đã ra đời. Trong đó có cả công nghệ Bipolair lẫn công nghệ CMOS được áp dụng trên cùng một chip bán dẫn. Cho đến nay, BiCMOS đã trở thành một công nghệ ngự trị trong việc sản xuất các vi mạch VLSI tốc độ cao và đa năng.

Công nghê BiCMOS tập hợp được những ưu việt của công nghệ bipolair và CMOS:

  • Công nghệ CMOS có công suất tiêu thụ rất nhỏ, mật độ tích hợp rất cao và lề chống nhiễu lại rất lớn. Do vậy, nó rất thích hợp để sản xuất các mạch phức tạp.
  • Ngược lại, công nghê Bipolair lại có dòng lối ra mạnh và vận tốc hoạt động rất cao.
  • Trên những ưu điểm đó, theo quan điểm về mạch, công nghệ BiCMOS rất hấp dẫn, vì các hệ thống tương tự và số có thể được thực hiện trên cùng một chip và cải thiện đáng kể những ưu việt của CMOS về vận tốc, về công suất tiêu thụ thấp và lề chống nhiễu. Hiện nay, trước những yêu cầu cao về tốc độ và mức độ tích hợp, công nghệ BiCMOS cũng đã được cải thiện và tinh vi hơn rất nhiều để tạo nên các mạch logic mảng (array), các bộ nhớ tĩnh có dung lượng Cực lớn, nhưng tốc độ truy cập cực nhanh (nhỏ hơn 10ns). Đáp ứng những yêu cầu đó, công nghệ BiCMOS ECL LSI đã ra đời

Hình 1.1. là sơ đồ mạch NAND dùng công nghệ BiCMOS. Trong sơ đồ này, các CMOS thực hiện chức năng logic, còn các tranzito lưỡng cực (bipolair) là để tạo mức logic cho lối ra.

hình 1.1Sơ đồ của mạch NAND dùng công nghệ BiCMOS.

Để thực hiện sơ đồ trên, người ta dùng một đế loại p (hình 1.2); trên đó khuếch tán hai vùng: Vùng thứ nhất n+ cho các tranzito n-p-n và PMOS, vùng thứ hai p+ làm dây nối giữa các cực của NMOS với đế. Giai đoạn này chủ yếu là để giảm bớt các điên trở ký sinh và để chống nhiễu.

Lớp epitaxie N dầy 1,5 μm được phủ lên. Chiều dầy rất mỏng cùa lớp này cải thiện hiệu năng của mạch nhờ sự giảm bớt được điện trở và điện dung của colectơ. Lớp silic đa tinh thể được ngưng đọng để làm cực cửa emitơ và colectơ cho các tranzito lưỡng cực.

Hình 1.2. Cấu tạo của mạch NAND theo công nghệ BiCMOS.

2. Khuynh hướng phát triển của công nghệ BiCMOS

Có hai khuynh hướng chù yếu:

  • Thực hiện các vi mạch rất phức tạp; nghĩa là mức độ tổ hợp ngày càng lớn VLSI.
  • Giảm thế nuôi; nghĩa là làm giảm công suất tiêu thụ của mạch. Điều này đặc biệt có ý nghĩa cho các mạch xử lý tín hiệu bé hoặc cực bé.

3. Khuynh hướng tăng hiệu năng và mật độ tích hợp

Độ phức tạp của một mạch logic ngẫu nhiên tăng, lên hàng năm. Hình 1.3 biểu thị sự tăng trưởng từ năm 1986 cho đến năm 1998.

ĐỒ thị này dựa trên các quy tắc phân cấp của các vi mạch: chẳng hạn về dô dài củấ cửa (Gate) và độ rộng của emitơ; l,2μm và l,0μm trong năm 1986; 0,8μm và 0,6μm trong năm 1989; 0,5μm và 0,3μm tròng năm 1992 và 0,25|μm và 0,2μm trong năm 1996. Hình vẽ cũng cho thấy các linh kiện CMOS và BiCMOS sẽ bị hạn chế trong mức độ phức tạp của thiết bị, còn các linh kiện ECL lưỡng cực hoặc Ga As hoạt động ở vận tốc cao sẽ bị giới hạn trong sự tiêu tán công-suất. Như vậy, các thiết bị CMOS và BiCMOS có khả nang sống lâu hơn, trong đó CMOS chiếm ưu việt trong các thiết bị có mật độ tích hợp cao.

Hình 1.3. Sự phát triển của mát độ tích hợp cùa các mạch có giới hạn công suất 4W vắ kích thước của chip 10 mm2


Hình 1.4 cho thấy những ưu việt của công nghê BiCMOS ở tích số tốc độ-công suất của SRAM so với các công nghệ NMOS, CMOS và ECL lưỡng cực. Do hạn chế về cổng suất tiêu tán, các linh kiện ECL không thể thực hiện trong các RAM có mức độ tích hợp lớn hơn 256 Kbit. Trong trường hợp này, BiCMOS là công nghệ tốt nhất để chế tạo các vi mạch VLSI có tổc độ cao, công suất lớn.

Hình 1.4. Thời gian truy cập và công suất hoạt động của SRAM theo các công nghệ NMOS, CMOS, ECLvà TTUECL BiCMOS.

4. Thế nuôi giới hạn của BiCMOS

Hình 1.5. Sự phụ thuộc của thời gian truyền vào thế nuôi cùa CMOS và BiCMOS

Một khi kích thước của linh kiện giảm’nhỏ hơn 0,5 μm, thì hệ thống nguồn nuôi hy vọng là có thể rút xuống còn 3,3V; Nếu thấp hơn thế này, thì BiCMOS có thời gian truyền bị trễ rất nhanh (hình 1.5); Nếu thê’ nuôỉ khoảng 5V thì CMOS lại xuất hiện các điện tử “nóng”. Các điện tữ nóng này sinh ra các dao động mạng làm tăng tạp ãm nội của mạch. Vì vậy giới hạn nguồn nuôi 3V có thể là thế nuôi bé. II hất để đảm bảo các vi mạch BiCMOS hoạt động có hiệu quả cao.          

Trả lời

Email của bạn sẽ không được hiển thị công khai. Các trường bắt buộc được đánh dấu *